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免费的I/O:改进FPGA时钟分配控制-2021欧洲杯买球

 


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本文摘要:即时数据系统软件中的时钟信号(如远程控制通讯中用于的)为系统软件中的传输数据界定了時间标准。

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即时数据系统软件中的时钟信号(如远程控制通讯中用于的)为系统软件中的传输数据界定了時间标准。一个时钟分配网络由好几个时钟信号组成,由一个点将全部数据信号分配给务必时钟信号的全部部件。

由于时钟信号执行重要的系统功能,很好像不可给予更强的瞩目,不但在时钟的特点(即偏移和摇晃)层面,也有这些组成时钟分配网络的部件。  FPGA研发部门大大的应对太过繁杂、简易的时钟网络的挑戰。多种要素,还包含大大减少的I/O市场的需求、控制成本的回绝和提升印刷线路板工程变更的务必,迫不得已设计方案工作人员新的检查时钟网络。

文中将研究FPGA时钟分配操控层面的挑戰,协助研发部门变化她们的设计方法,并对于已经充分考虑怎样根据扩大其时钟分配网络的经营规模来具有更强的FPGAI/O,或提高时钟网络性能的设计师们获得简易的提议。  造成工程变更的要素  1.线路板总面积的允许  印刷线路板设计方案必不可少充分考虑很多允许要素。还包含物理学规格、散热风扇回绝、回首线长短、叠加层数和点到点的种类。

伴随着每一代的设计方案都回绝更强的作用,因此线路板的允许要素也更为多。一种解决方法是用于可编程逻辑元器件,如FPGA和CPLD,提升元器件总数并降低线路板的多元性。殊不知,采行这类方式的另外还能够更进一步新的检查一下时钟分配网络。不但由于时钟网络的各种各样回首线长短,闲置不用了很多的线路板总面积,而且还选用很多的震荡器和时钟分配IC来造成现如今设计方案中所需要的多种多样頻率。

  2.时钟网络性能  时钟信号以及涉及到的分配网络针对搭建现如今数据系统软件的高性能和很高的可靠性而言是尤为重要的。提高即时设计方案总体性能的关键是要提高时钟网络的頻率。殊不知,因为一些要素,如时钟频率容限、信号完整性和即时涉及到时钟边缘,促使时钟网络的多元性大大增加。

时钟网络用于一系列下单软件的部件设计制作,如扇出带油压缓冲器、时钟产生器、延迟线、零推迟油压缓冲器和頻率合成器。一切因为回首线长短各有不同而引起的时钟频率不正确,都能够根据环形线进行回首线长短给出或用于油压缓冲器来解决困难。

用于尝试错误法随意选择串联电阻能够恶变一切回首线电阻器与键入控制器电阻器不给出的危害。乃至能够用于专业的转化器来给出时钟产生器和信号接收器IC中间的数据信号控制模块,与多种多样数据信号规范相接。殊不知,传统式上室内设计师们应用多种多样但是于理想化的解决方法,目地是为了更好地用于尽量少的布线和电子器件,搭建小规模纳税人且高性能的时钟网络。

  3.高些的FPGAI/O使用率  伴随着低复杂性的控制系统设计拓张了可编程逻辑的用于,设计方案工作人员务必更强的FPGAI/O来搭建更为智能。再作再加因为每一个对系统FPGAI/O的市场的需求都各有不同,突然之间每一个I/O都看起来很珍贵。当I/O比较有限时,比较简单的解决方法就必不可少重置到较小的FPGA上。在这类状况下,有很大的很有可能意味著更强的PCB此谓脚数或是更为多查看报表(LUT)的FPGA。

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殊不知,一般来说大也意味著元器件价钱更为划算。另一种解决方法是思考I/O到底是怎样被耗费的,特别是在时钟分配网络中。


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